ModelSim

Úvod

Mnoha lety používání vyladěný softwarový nástroj pro HDL simulaci a verifikaci určený vývojářům FPGA i zákaznickým integrovaným obvodům ASIC. Solidní výpočetní výkon, přehledné a intuitivní uživatelské rozhraní, ve kterém jsou důležité funkce po ruce, umožňuje početné základně uživatelů dosáhnout bezprecedentní produktivity při vývoji číslicových systémů. Architektura ModelSim podporuje všechny standardně používané jazyky HDL, tj. VHDL, Verilog a SystemVerilog. Dále lze použít i jazyky PSL a SystemC. ModelSim lze obousměrně propojit s prostředím pro vědeckotechnické výpočty a modelování MATLAB & Simulink.

Usnadňuje proces hledání chyb v návrhu efektivním zobrazením dat pro analýzu a ladění ve všech jazycích. Jednoduchou orientaci zajišťují odkazy mezi deklarací a vlastním objektem. Umožňuje také mnoho operací s daty po provedení simulace stejně jako během ní, přičemž poznámky o pokrytí kódu (code coverage) a další informace mohou být ve formě komentářů automaticky přidány do kódu.

Sestavy

Stávající sestava ModelSim DE zahrnuje zejména:

• Code Coverage – počítá, kolik procent řádků RTL kódu bylo vykonáno v simulacích. Pokud má mít verifikační prostředí potenciál nalézt všechny chyby v obvodu, měl by být každý řádek během simulace vykonán alespoň jednou. To sice nezajišťuje, že je systém bezchybný, ale dává to jistotu, že nezůstala žádná nepokrytá místa, tj. bloky kódu, které během simulace nebyly vůbec vykonány a ve kterých by mohla být chyba. Kromě pokrytí kódu umožňuje simulátor měřit i pokrytí podmíněného větvení, podmínek a spínání – aktivity – na jednotlivých uzlech.
• Waveform Compare – zviditelňuje a porovnává simulační průběhy souborů dat s různými parametry.
• Enhanced Dataflow Window – libovolně konfigurovatelné zobrazení procesů, signálů, sítí, registrů a propojení.
• Možnost plně automatizovat simulace pomocí výkonného skriptovacího jazyka zabudovaného do simulátoru.
• Assertions, což jsou programové konstrukce (mechanismy) umístěné do vnitřních bodů návrhu a schopné zjišťovat správnost fungování obvodu v těchto bodech. Dají se implementovat i v běžném HDL kódu (svépomocí či použitím OVL – Open Verification Library). Nicméně plné využití jejich výhod umožňují až specializované jazyky PSL (jen zápis vlastností) a SystemVerilog (kompletní podpora pro verifikaci). Vhodné použití assertions může pomoci rychleji nalézt chyby v návrhu, a tak výrazně zkrátit dobu verifikace.

K dispozici jsou tato provedení ModelSim DE:

• ModelSim DE VHDL
• ModelSim DE Verilog
• ModelSim DE Plus (zahrnuje VHDL i Verilog)

Ukázky

Aktuální verze

2020.1

• obecné zvýšení výkonu VHDL
• [nodvtid] - vmake many nyní spotřebovává výrazně méně paměti
• odstraněno vynucené přidávání "/bin" do PATH ve vco wrapper skriptu
• opraveny nahlášené chyby kompatibility uživatelského rozhraní, SystemVeriologu, VHDL, SystemC

2019.4

• Obecné zvýšení výkonu VHDL
• Ukončena podpora -novopt  

10.7

• Zvýšení výkonu VHDL – paměti, hodinové signály a kompozity
• Využívá nový Mentor Licensing server MSL 2017_1

10.6

• Vylepšení výkonu Verilog/VHDL
• Vylepšení nástrojů (option) pro vytváření profilů
• Přidána podpora pro gcc-5.3.0 nahrazující gcc-4.3.3

10.5

• Podpora pro Windows 10
• Zlepšování výkonu SystemVerilog
• Zvyšování výkonu VHDL a smíšeného VHDL/Verilog
• Zvyšování výkonu knihoven VHDL FPGA
• Přidána podpora pro SystemC 2.3.1 a SCV (s rozšířením SystemC)

10.4e

• Ukončena podpora Windows XP a Vista
• Nový panel nástrojů pro zlepšení GUI – ovládaný z Edit Preferences
• Nová podpora pro ladění VHDL Dynamic Access Types
• Zvyšování výkonu VHDL a smíšeného VHDL/Verilog
• Zlepšování chybových hlášení a výkonu Verilogu

Technická podpora

Servis, podpora (maintenance) je zajištěna tzv. údržbou, která je platná na 1 rok od nákupu programu. V jejím rámci uživatel automaticky obdrží:

• nově vydané verze
• telefonickou, emailovou i „webinářovou“ (TeamViewer) technickou podporu (v českém jazyce, dostupnou s minimálním časovým prodlením)
• účast na seminářích pro uživatele
• servis s licencemi 
• zvýhodněné ceny školení
• možnost ovlivňovat vývoj software (nejenom prostřednictvím stránky obsahující uživatelské nápady na vylepšení)
• možnost účastnit se testování programů ve verzi beta před oficiálním vydáním

Na první rok je poplatek povinný. Pro další roky již povinný není, ale v případě pozdějšího obnovení se částka zvyšuje. Bez údržby stále můžete využívat program v poslední verzi vydané před vypršením údržby a opravy chyb pro vám dostupnou verzi.
 

Ke Stažení