15. 4. 2020 9:30 - 16:00 Hotel Akademie Naháč, Chocerady, D1 - Exit 29
Odloženo z nařízení vlády o karanténě a vyhlášení krizového stavu.
Seminář zabývající se tvorbou, simulací a verifikací HDL kódu pro FPGA i ASIC obvody v programu ModelSim. Probírat se budou jak základní náhled programu a rozdělení funkcí, tak jeho možnosti jako simulace kódu, náhled prostředků, tak pokročilé metody ověřování jako použití asertions, coverage (code i functional) a formal verifikace. Zeptat se můžete i na obecnější informace o programu.
V plánu je i možnost si program s asistencí vyzkoušet.
Semináře se zúčastní Stefan Bauer, technik společnosti Mentor, A Siemens business, zabývající se HDL simulací. Bude prezentovat několik přednášek a zodpovídat případné dotazy.
Pokud se zajímáte o tvorbu v HDL jazyce nebo o programy ModelSim (Questa) či máte k tomuto tématu dotazy přijďte na tento seminář sdílet informace s kolegy a něco se dozvědět z tohoto oboru.
Vstup je zdarma na základě registrace na email sona@cadware.cz nebo telefonním čísle +420 602 648 568.
Plánovaná agenda:
9:30 – 9:45
Úvod
9:45 – 10:15
Design and Verification Flow
10:15 – 11:00
ModelSim & Questa Overview
11:00 – 11:15
přestávka
11:15 – 12:45
Coverage & Analysis
12:45 – 14:00
Oběd
14:00 – 15:00
Formal Analysis
15:00 – 16:00
Občerstvení a otevřená diskuze
